BENISEVICIUTE, R.; LIPNICKAS, A.; SADAUSKAS, G.; VAITKEVICIUS, G. Strategy of CMOS IC Layout Topology Design and Verification. Elektronika ir Elektrotechnika, [S. l.], v. 14, n. 1, 1998. Disponível em: https://eejournal.ktu.lt/index.php/elt/article/view/15947. Acesso em: 21 nov. 2024.